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HY57V283220(L)T(P)/ HY5V22(L)F(P)
4 Banks x 1M x 32Bit Synchronous DRAM
This document is a general product description and is subject to change without notice. Hynix Semiconductor Inc. does not assume
any responsibility for use of circuits described. No patent licenses are implied.
Rev. 0.9 / July 2004
Revision History
Revision No.
History
Remark
0.1
Defined Preliminary Specification
0.2
1) Modified FBGA Ball Configuration Typo.
2) Changed Functional Block Diagram from A10 to A11.
3) Changed V
DD
min from 3.0V to 3.135V.
4) Changed Cap. Value from C11, 3, 5 to 4pf & C12, 3.8 to 4pf.
5) Insert t
AC2
Value.
6) Insdrt t
RAS
& CLK Value.
0.3
Defined I
DD
Spec.
0.4
Delited Preliminary.
0.5
Changed I
DD
Spec.
0.6
133MHz Speed Added
0.7
Changed FBGA Package Size from 11x13 to 8x13.
0.8
1) Changed V
DD
min from 3.135V to 3.0V.
2) Changed V
IL
min from V
SSQ
-0.3V to -0.3V.
0.9
Modified of size erra. (Page15)
(Equation :
13.00 10
-> 13.00 0.10)
HY57V283220(L)T(P)/ HY5V22(L)F(P)
4 Banks x 1M x 32Bit Synchronous DRAM
This document is a general product description and is subject to change without notice. Hynix Semiconductor Inc. does not assume
any responsibility for use of circuits described. No patent licenses are implied.
Rev. 0.9 / July 2004
DESCRIPTION
The Hynix HY57V283220(L)T(P) / HY5V22(L)F(P) is a 134,217,728-bit CMOS Synchronous DRAM, ideally suited for the
memory applications which require wide data I/O and high bandwidth. HY57V283220(L)T(P) / HY5V22(L)F(P) is orga-
nized as 4banks of 1,048,576x32.
HY57V283220(L)T(P) / HY5V22(L)F(P) is offering fully synchronous operation referenced to a positive edge of the
clock. All inputs and outputs are synchronized with the rising edge of the clock input. The data paths are internally
pipelined to achieve very high bandwidth. All input and output voltage levels are compatible with LVTTL.
Programmable options include the length of pipeline (Read latency of 2 or 3), the number of consecutive read or write
cycles initiated by a single control command (Burst length of 1,2,4,8 or full page), and the burst count
sequence(sequential or interleave). A burst of read or write cycles in progress can be terminated by a burst terminate
command or can be interrupted and replaced by a new burst read or write command on any cycle. (This pipelined
design is not restricted by a `2N` rule.)
FEATURES
JEDEC standard 3.3V power supply
All device pins are compatible with LVTTL interface
86TSOP-II, 90Ball FBGA with 0.8mm of pin pitch
All inputs and outputs referenced to positive edge of
system clock
Data mask function by DQM0,1,2 and 3
Internal four banks operation
Auto refresh and self refresh
4096 refresh cycles / 64ms
Programmable Burst Length and Burst Type
- 1, 2, 4, 8 or full page for Sequential Burst
- 1, 2, 4 or 8 for Interleave Burst
Programmable CAS Latency ; 2, 3 Clocks
Burst Read Single Write operation
ORDERING INFORMATION
Note) Hynix supports lead free part for each speed grade with same specification.
Part No.
Clock Frequency
Organization
Interface
Package
HY57V283220(L)T(P)-5
HY5V22(L)F(P)-5
200MHz
4Banks x 1Mbits x32
LVTTL
86TSOP-II
90Ball FBGA
HY57V283220(L)T(P)-55
HY5V22(L)F(P)-55
183MHz
HY57V283220(L)T(P)-6
HY5V22(L)F(P)-6
166MHz
HY57V283220(L)T(P)-7
HY5V22(L)F(P)-7
143MHz
HY57V283220(L)T(P)-H
HY5V22(L)F(P)-H
133MHz
HY57V283220(L)T(P)-8
HY5V22(L)F(P)-8
125MHz
HY57V283220(L)T(P)-P
HY5V22(L)F(P)-P
100MHz
HY57V283220(L)T(P)-S
HY5V22(L)F(P)-S
100MHz
Rev. 0.9 / July 2004 3
HY57V283220(L)T(P) / HY5V22(L)F(P)
PIN CONFIGURATION ( HY57V283220(L)T(P) Series)
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8 6 p in T S O P II
4 0 0 m il x 8 7 5 m il
0 .5 m m p in p itc h
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4 6
4 5
4 4
8 6 p in T S O P II
4 0 0 m il x 8 7 5 m il
0 .5 m m p in p itc h
PIN DESCRIPTION
PIN
PIN NAME
DESCRIPTION
CLK
Clock
The system clock input. All other inputs are registered to the SDRAM
on the rising edge of CLK.
CKE
Clock Enable
Controls internal clock signal and when deactivated, the SDRAM will be one
of the states among power down, suspend or self refresh
CS
Chip Select
Enables or disables all inputs except CLK, CKE and DQM
BA0, BA1
Bank Address
Selects bank to be activated during RAS activity
Selects bank to be read/written during CAS activity
A0 ~ A11
Address
Row Address : RA0 ~ RA11, Column Address : CA0 ~ CA7
Auto-precharge flag : A10
RAS, CAS, WE
Row Address Strobe,
Column Address Strobe,
Write Enable
RAS, CAS and WE define the operation
Refer function truth table for details
DQM0~3
Data Input/Output Mask
Controls output buffers in read mode and masks input data in write mode
DQ0 ~ DQ31
Data Input/Output
Multiplexed data input / output pin
V
DD
/V
SS
Power Supply/Ground
Power supply for internal circuits and input buffers
V
DDQ
/V
SSQ
Data Output Power/Ground
Power supply for output buffers
NC
No Connection
No connection
Rev. 0.9 / July 2004 4
HY57V283220(L)T(P) / HY5V22(L)F(P)
Ball CONFIGURATION ( HY5V22(L)F(P) Series)
Ball DESCRIPTION
PIN
PIN NAME
DESCRIPTION
CLK
Clock
The system clock input. All other inputs are registered to the SDRAM on the rising edge
of CLK.
CKE
Clock Enable
Controls internal clock signal and when deactivated, the SDRAM will be one of the states
among power down, suspend or self refresh
CS
Chip Select
Enables or disables all inputs except CLK, CKE and DQM
BA0, BA1
Bank Address
Selects bank to be activated during RAS activity
Selects bank to be read/written during CAS activity
A0 ~ A11
Address
Row Address : RA0 ~ RA11, Column Address : CA0 ~ CA7
Auto-precharge flag : A10
RAS, CAS, WE
Row Address Strobe,
Column Address Strobe, Write
Enable
RAS, CAS and WE define the operation
Refer function truth table for details
DQM0~3
Data Input/Output Mask
Controls output buffers in read mode and masks input data in write mode
DQ0 ~ DQ31
Data Input/Output
Multiplexed data input / output pin
V
DD
/V
SS
Power Supply/Ground
Power supply for internal circuits and input buffers
V
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Data Output Power/Ground
Power supply for output buffers
NC
No Connection
No connection
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A11
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/CS
/RAS
/CAS
/WE
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A9
DQM1
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Rev. 0.9 / July 2004 5
HY57V283220(L)T(P) / HY5V22(L)F(P)
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